Sequentielle Logik (SL) in der digitalen Schaltungstheorie ist der Satz von Regeln und Implementierungen von Schaltungen, die auf den aktuellen und vergangenen Ereignissen von logischen Zuständen und Übergängen beruhen, um aktuelle logische Zustände zu bestimmen. Die Kenntnis der kombinatorischen Logik (CL), des Regelwerks und der Implementierung von Schaltungen, die auf den tatsächlichen Logikebenen beruhen, zeigt die Schlüsselpunkte der sequentiellen Logik. Logikpegel für binäre Berechnungen beziehen sich normalerweise auf hoch oder niedrig. In positiver Logik ist 1 hoch und 0 niedrig. Logikschaltungen bestehen aus Gattern, die einen oder mehrere Eingänge und normalerweise nur einen Ausgang haben können.
Ein einfaches CL-Gatter ist als Puffer und Inverter oder NICHT-Gatter bekannt. Der Pufferausgang ist immer gleich dem Eingang, aber der Wechselrichterausgang ist immer nicht der Eingang. Andere in CL verwendete Gatter umfassen das UND-Gatter, das NAND-Gatter und das NOR-Gatter. Das UND-Gatter gibt nur dann eine 1 aus, wenn beide Eingänge 1 sind. Das NAND-Gatter und das NOR-Gatter sind jeweils ein UND-Gatter und ein ODER-Gatter, jeweils mit einem Inverter am Ausgang.
Sequentielle Logik verwendet Latches, die die Ausgangspegel basierend auf vorherigen Ausgangspegeln und aktuellen Eingangspegeln sperren. Latches werden normalerweise unter Verwendung von zwei Partner-Gattern aufgebaut, die entweder zwei NAND- oder NOR-Gatter sind. Die Gates dieser Latches oder Flip-Flops werden durch die Gate-Ausgänge, die auf den Eingang des Partner-Gates zurückgeführt werden, in einem von zwei Zuständen verriegelt. Durch Änderung der Pegel an den freien Eingängen der Gatter wird eine Umkehrung des Logikpegels erreicht. Die sequentielle Logikanalyse beinhaltet sowohl das Beobachten der anfänglichen Ausgangspegel als auch das Beobachten der Änderung der Ausgangspegel basierend auf der Änderung der Eingangspegel.
Bei Binärzählern gibt es eine Flankenerkennungsschaltung im Takteingang für jeden Binärziffern-(Bit)-Latch. Zähler verwenden normalerweise eine positive Flankenerkennung für das normale Hochzählen. Ein 8-Bit-Zähler verwendet beispielsweise 8-Bit-Latches.
Sequentielle Logik verwendet kaskadierte Bit-Latches, um einen asynchronen (asynchronen) digitalen Zähler zu erzeugen. Wenn ein Bit aus dem Niederwertiges-Bit-(LSB)-Latch dazu gebracht wird, das höherwertige Bit (MSB) zu takten, wird dies als Async-Zähler bezeichnet. Bei asynchronen Takten takten sich die Latches zu leicht unterschiedlichen Zeiten, während die synchrone (Sync)-Logik alle Latches gleichzeitig taktet. Der asynchrone Zähler erleidet eine maximale Gesamtwelligkeitsverzögerung gleich einer Latch-Welligkeitsverzögerung multipliziert mit der Anzahl von Bits im Zähler. In der Sync-Logik werden die Bit-Latches in einem digitalen Zähler gleichzeitig getaktet, so dass die Gesamtwelligkeitsverzögerung gleich einer Latch-Welligkeitsverzögerung für eine beliebige Anzahl von Bits im Zähler ist.