La lógica secuencial (SL) en la teoría de circuitos digitales es el conjunto de reglas e implementaciones de circuitos que se basan en los eventos actuales y pasados de los estados lógicos y las transiciones para determinar los estados lógicos presentes. Conocer la lógica combinacional (CL), el conjunto de reglas y la implementación de circuitos que se basan en los niveles lógicos reales, revela los puntos clave de la lógica secuencial. Los niveles lógicos para la computación binaria generalmente se refieren a alto o bajo. En lógica positiva, 1 es alto y 0 es bajo. Los circuitos lógicos están formados por puertas que pueden tener una o más entradas y, por lo general, solo una salida.
Una puerta CL simple se conoce como el búfer y el inversor o puerta NOT. La salida del búfer es siempre la misma que la entrada, pero la salida del inversor no siempre es la entrada. Otras puertas utilizadas en CL incluyen la puerta AND, la puerta NAND y la puerta NOR. La puerta AND genera un 1 solo si ambas entradas son 1. La puerta NAND y la puerta NOR son, respectivamente, una puerta AND y una puerta OR, cada una con un inversor en la salida.
La lógica secuencial utiliza pestillos que bloquean los niveles de salida según los niveles de salida anteriores y los niveles de entrada actuales. Los pestillos generalmente se construyen usando dos puertas asociadas, que son dos puertas NAND o NOR. Las puertas de estos pestillos, o flip-flops, se bloquean en uno de dos estados por las salidas de la puerta que se realimentan a la entrada de la puerta asociada. Al cambiar los niveles en las entradas libres de las puertas, se logra una inversión del nivel lógico. El análisis lógico secuencial implica tanto la observación de los niveles de salida iniciales como la observación del cambio en los niveles de salida en función del cambio en los niveles de entrada.
En los contadores binarios, hay un circuito de detección de flancos en la entrada del reloj para cada enclavamiento de dígito binario (bit). Los contadores suelen utilizar una detección de borde positivo para el conteo normal. Por ejemplo, un contador de 8 bits utiliza pestillos de 8 bits.
La lógica secuencial hace uso de pestillos de bits en cascada para producir un contador digital asíncrono (asíncrono). Cuando se hace que un bit del pestillo de bits menos significativos (LSB) sincronice el bit más significativo (MSB), se lo conoce como contador asíncrono. En async, los pestillos se sincronizan entre sí en momentos ligeramente diferentes, mientras que la lógica síncrona (sincronizada) sincroniza todos los pestillos simultáneamente. El contador asíncrono sufrirá un retardo de ondulación total máximo igual a un retardo de ondulación de pestillo multiplicado por el número de bits en el contador. En la lógica de sincronización, los pestillos de bit en un contador digital se sincronizan simultáneamente, por lo que el retardo de rizado total es igual a un retardo de rizado de pestillo para cualquier número de bits del contador.